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楼主: wenjiaopu
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Verilog HDL程序问题

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11#
 楼主| 发表于 2015-10-19 09:45 PM | 只看该作者
讨论一下：
1、下降沿产生一个1us之后再相与，可能会在下降沿处产生毛刺；
可能没描述清楚：六路PWM并不是相同的，有不同的时序，不同的脉冲宽度；
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12#
发表于 2015-10-19 09:53 PM | 只看该作者
DE2的开发板，好像价格比较贵啊，从淘宝上买行不行啊？
http://item.taobao.com/item.htm?id=17498948549&ali_refid=a3_420434_1006:1102523990:6:fpga+%BF%AA%B7%A2%B0%E5altera:34ca93f8c4d4d37d39472db8170eec2d&ali_trackid=1_34ca93f8c4d4d37d39472db8170eec2d
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