Verilog HDL程序问题

wenjiaopu

always @(negedge clk) begin
di<=din;
end
always @(posedge clk) begin
dout<=d1;
end
程序目是在clk的上升与下降沿分别进行赋值。
请问：在Verilog HDL中能否写两个always语句？？

wenjiaopu

不太清楚你的意思？一个.v文件里面可不可以包含两个always语句？当然可以啊，这个没有限制……但是就上面那个例子，还是建议不要这么写，在一个模块里（也就是一个.v文件里），既用到时钟的上升沿又用到时钟的下降沿，这样会让编译器把时钟当做普通逻辑信号来处理，那整个电路的时序就慢下来了                                                                                                                                                                       

jlx_cuc

这样啊！那将一脉冲波加入叠流时间如何实现啊！就是输出与输入上升沿时间一致，而下降沿滞后1us？                                                                                                                                                                       

wenjiaopu

还有如果要学习FPGA，市场上哪一种开发板功能强大，价格合适啊，就是用得比较多的！？

wenjiaopu

DEII的板子不错，你可以找找看。有CycloneII和CycloneIV两款，板上资源和功能都很强大。                                                                                                                                                                       

jlx_cuc

对于你说的问题，我不是很理解……条件是什么？要实现的目标就是输出一个脉冲波，下降沿延时1us？                                                                                                                                                                       

wenjiaopu

就是将PWM波变化一下，一般是加入死区时间，但是我要加入叠流时间。
附件中有图。
有很多个脉冲，应该是六路，但都是相同的功能。

wenjiaopu

就是将PWM波变化一下，一般是加入死区时间，但是我要加入叠流时间。
附件中有图。
有很多个脉冲，应该是六路，但都是相同的功能。

wenjiaopu

其实，那个CLK不是系统时钟，而是某一PWM波信号，频率只有1k~10k以内。                                                                                                                                                                       

wenjiaopu

        我也不知道这样行不行，如上图，考虑是不是可以这样？用PWM波的下降沿做使能产生一个1us的脉冲，然后和原脉冲相与？因为是六路，所以其实只要产生一路1us的脉冲，然后与六路同时相与就行了，这样还能节省资源。