ADF4350使用总结
近来项目中使用了ADI公司的ADF4350芯片来产生3.45GHz的本振信号。调试中也遇到了一些问题,现在跟大家分享一下设计的过程和调试经历。 1. 设计原理: 锁相环的基本原理,相信大家都很熟悉,在此就不陈述了。设计中使用10MHz晶振或者信号源做为参考输入,差分3.45GHz输出。采用小数分频模式,低噪声模式,鉴相器频率为20MHz(芯片内部将输入时钟倍频),环路滤波器带宽为100KHz,分频比172.5。设计中使用FPGA(Xilinx V5FX70T)来进行SPI配置。 另外,设计时将LD管脚连接上一个LED灯,程序中配置成模拟锁定,来观察锁相环是否锁定。相关的verilog配置程序在 附件中 。 寄存器配置的数据为:
Regisiter5: 32'h00C00005; Regisiter4: 32'h000803FC; Regisiter3: 32'h000101B3; Regisiter2: 32'h06005E42; Regisiter1: 32'h0800FD01;
Regisiter0: 32'h00563E80;
锁相环原理图设计主要包括电源电路设计,FPGA输入信号电路设计,管脚去藕设计,外接环路滤波器设计,输出电路匹配设计,具体电路图见图1。
图1 ADF4350外围电路图 1.1管脚去藕设计: 由于PLL电源和电荷泵电源质量要求比较高,所以电源要具有良好的退耦,相比之下,电荷泵的电源具有更加严格的要求。具体实现如下: 在电源引脚出依次放置0.1µF,0.01µF,100pF的电容。最大限度滤除电源线上的干扰。大电容的等效串联电阻往往较大,而且对高频噪声的滤波效果较差,高频噪声的抑制需要用小容值的电容。如图2可以看到,随着频率的升高,经过一定的转折频率后,电容开始呈现电感的特性。不同的电容值,其转折频率往往不同,电容越大,转折频率越低,其滤除高频信号的能力越差。
图2电容阻抗特性分析
1.2 环路滤波器设计
环路滤波器使用ADI公司的ADIsimPLL来设计,使用的是无源低通滤波器,带宽100KHz(如图3)。图中电容器C1来自电荷泵(ADF4350的CP引脚的脉冲转化为直流电压,但是根据对开环传递函数分析,它存在一个二阶极点,会引起环路的不稳定。所以引入了R1和C2稳定环路。它给直流控制电压带来的纹波干扰,可由C3滤除。
图3 环路滤波器原理图
1.3 输出电路匹配
输出电路采用datasheet建议的匹配电路来实现(如图4)。
图4 RF输出匹配2图 2. 测试过程 2.1 测试平台如图5所示。 5.2.2测试步骤 1、检查电路焊接无误,上电查看电流在正常值范围,电路中电压测量正常。 2、为了测试外接晶振性能,先使用信号源产生20MHz的时钟输入信号接到CLK管脚。再接上信号源、频谱仪,用FPGA将配置信息下载到PLL,PLL输出随每次通断电结果时有时无,有输出时频率也不对。
图5 测试平台
3、检查电路连接,发现FPGA和PLL没有共地,共地后测试,仍然没有结果,此时电流在80mA左右,datasheet上查看正常工作时电流在140mA左右。 4、分析:有几次信号输出,说明电路能够正常工作,主要可能是配置数据不正确或者没有配置下去。 5、将这些电容拿掉,重新配置,结果还是不对,是否是SPI配置速度太快,PLL芯片来不及响应,当前配置速度为10MHz,虽然PLL的datasheet上说明配置速度最高可以支持到20MHz,但也只是给出了最大值,没有典型值,决定将速度改低试试。 6、将速度改为1M,重新配置,结果还是不对,使用逻辑分析仪抓取PLL这边SPI数据。 7、 再次使用逻辑分析仪抓取PLL这边SPI数据。发现在数据和LE上有很多毛刺,持续时间达到100ns,PLL的datasheet显示LE引脚只要持续高电平20ns即可将数据锁存进PLL,毛刺会干扰数据锁存。
图6配置数据抓取结果
11、在DATA,SCLK管脚上焊接并联到地的电容,另外在LE引脚也加上并联到地的电容,以滤除毛刺(如图)。重新配置,此时抓取的波形显示已没有毛刺(如图8),但是依然无法锁定。
图7 FPGA与ADF4350控制接入图示
图8 配置数据抓取结果 12、重新焊接环路滤波器,锁定,LED灯亮,输出3.45GHz 信号。测试的相位噪声结果如下:10KHz的相位噪声如图9所示 -76.09dBc/Hz 1KHz |