【编译求助】当把以上的三个文件加载到工程后会出现错误，怎么解决

lc19840928 · 发表于 2015-12-19 01:50 AM

我的问题是，当把以上的三个文件加载到工程后，会出现以下的一个错误，怎么解决？Error (10228): Verilog HDL error at s_to_p.v(1): module "s_to_p" cannot be declared more than once谢谢大家！

lc19840928 · 发表于 2015-12-20 08:12 AM

模块的重名了有空看看F1 help文件都有解决办法的。

Fcman · 发表于 2015-5-22 03:11 AM

你知道怎么解决吗？谢谢！

wangxing · 发表于 2015-9-29 10:27 AM

这是低级错误。以后的module要和文件名同名。这是设计规范。不然很容易出错/

xinsheng6888 · 发表于 2015-6-2 03:29 AM

????????????????????? ???6.0????? 7.2??????????????

wwh_nuaa · 发表于 2015-4-10 12:48 PM

????

wangxing · 发表于 2015-4-10 02:09 PM

p_to_s module 重名

xinsheng6888 · 发表于 2015-4-10 04:24 PM

楼主如果解决了就回复一下！！！

wwh_nuaa · 发表于 2015-4-10 07:00 PM

集成NI LabVIEW,处理器, FPGA和I/O 开发指南与技术资源

wwh_nuaa · 发表于 2015-4-10 08:30 PM

我也碰到了这样的问题