计数器分频...

很多文章都提到禁止用计数器分频后的信号做其它模块的时钟，而要用改成时钟使能的方式，否则这种时钟满天飞的方式对设计的可靠性极为不利，也大大增加了静态时序分析的复杂性。
请问下面这种典型的计数器分频代码该如何写呢？
always @ (posedge inclk)
begin
if(cnt==216)begin
send_clk<=0;
cnt<=0;
end
else
cnt<=cnt+1;

if(cnt==108)begin
send_clk<=1;
end
end
谢谢！

实际上Quartus里面可以指定分频后的信号为clock，这样还存在问题吗？