学习笔记：同步状态机

oxalis

同步时序逻辑是指表示状态的寄存器的值只可能在唯一的触发条件下改变。
例如只能由时钟的正（或负）跳变边沿触发的状态机。
可以用always@(posedge clock) 描述一个同步时序逻辑的触发条件。

异步时序逻辑的触发条件由多个因素控制，任何时刻都有可能发生，逻辑复杂时，很难避免冒险和竞争。而同步时序逻辑在两次触发信号之间，有足够的时间让电路状态稳定下来。
可综合的verilog设计的模块，必须避免使用异步时序逻辑。

时钟同步状态机：
用一组状态寄存器来记录当前状态，使用共同时钟来控制状态改变的时刻，由组合逻辑产生下一状态。
分类：Mealy型，输出不仅取决于状态，还取决于输入；
Moore型，输出只取决于当前状态；
高速电路用的Moore型，把状态变量直接用作输出；
流水线化的Mealy型，输出逻辑的结果也被寄存到下一时钟时刻输出。

Ryuan

每天都有新的东西可以学到，真的要谢谢oxalis了！                                                                                                                                                                       

50634817

是啊，要使每个人都像楼主这样就好了，可以让初学者学到更多东西                                                                                                                                                                       

骑手

嘻嘻，jeze才是高手。                                                                                                                                                                       

ahan

不错，好久没有看ＰＬＤ编程了

lai832wutaowt

学习学习！感激感激！！努力努力！！！                                                                                                                                                                       

匿名

学习学习！感激感激！！努力努力！！！                                                                                                                                                                       

匿名

我讨厌在论坛上做广告的人。                                                                                                                                                                       

wutaowt

同步状态机设计，不管是否是moore还是mealy，都可以很规范得写成两个always语句，
一个时序，一个组合逻辑。这样子便于代码维护。
设计状态机，主要注意一下几个方面：
1。系统复位能够进入确定状态
2。系统启动，状态机运行过程中不会死锁。
3。状态转移和设计尽量简单。
4。有规律的状态机可以用计数器来代替。

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补充:禁止用计数器分频后的信号做其它模块的时钟，而要用改成时钟使能的方式