实用AD9779A的问题

无成

哦好的，很谢谢renno                                                                                                                                                                       

无成

感谢renno的分享！                                                                                                                                                                       

无成

客气                                                                                                                                                                       

renno

谢谢各位，特别是renno。
因为前面讨论的杂散信号，偶尔会与有用信号同样大小的原因，我们还不是很清楚，如果大家有遇到类似问题的或者可从理论上分析的，请大家再赐教下，谢谢了。

无成

在出现问题时，回读9779的寄存器看看，是否配置是否有错


有没打开DC shift ?
工作状态是什么？
Fdata， 内插倍数， 输入信号中心位置， 泄露信号中心位置， 幅度

无成

配置还没回读过，除了杂散信号幅度增到与主信号大小差不多大外，其余信号是正常的。

配置是：
Fdata 61.44MHz 内插8倍，＋fs/8 shift 模式，FPGA给DAC中心频率是17.56MHz，对应模式后DAC输出中心频率在79MHz，泄露信号中心位置仍与上面讨论的杂散信号位置一致，即在61.44＋61.44-17.56＝ 105.32MHz位置，杂散信号幅度与主信号幅度基本一致，或略高1，2dB。
比如原DAC输出－10dBm时，若杂散信号异常大时，主信号与杂散信号都会是－13dBm左右

renno

是单独测量I 路或 Q路得到的结果吗 ？

如果是，我给出一种可能的引起以上现象的情况：
输入(FPGA)如果有问题，缺失了I路或Q路数据，即I= 0 或 Q = 0
分析如下：DAC的输入应为 I+ jQ，频谱中心位置是 17.56MHz，但由于缺失了一路信号，信号频谱是
关于原点对称的，即在17.56MHz 和 -17.56MHz，相当于你输入了2载波，当然输出2个载波，现象应
如你描述。 你可以认为把 I 或 Q置 0， 复现验证上述情况。根据你的给的功率数据，I 或 Q应该固定在0.7左右。

更多可能要逐步分析。

renno

配置还没回读过，除了杂散信号幅度增到与主信号大小差不多大外，其余信号是正常的。

配置是：
Fdata 61.44MHz 内插8倍，＋fs/8 shift 模式，FPGA给DAC中心频率是17.56MHz，对应模式后DAC输出中心频率在79MHz，泄露信号中心位置仍与上面讨论的杂散信号位置一致，即在61.44＋61.44-17.56＝ 105.32MHz位置，杂散信号幅度与主信号幅度基本一致
无成 发表于 2011/4/23 8:30:00

老兄是做信号处理的还是电路设计的？感觉好像是单挑包干制

个人认为这个问题应该先从信号本身的变换过程去分析，定位可能出状况的地方在去解决
回读DAC的配置可以迅速排查是否DAC工作状态异常，是比较好做的，如果DAC工作正常，FPGA基本上就托不了干系了

renno

是单独测单路的I或Q信号。
应该不是一路为0，FPGA内部是一直I/Q数据往外发的，测DAC的部分管脚是有数据跳变的。

renno

呵呵，我们一组人在做，不是单干。

配置方面原来我们做的是CPU固定配置死，无法灵活配置某个寄存器或读取，现在在做可设与回读的配置改进，谢谢rennon