实用AD9779A的问题

renno

谢谢renno，我想再请教下
1.我给DAC输入为I/Q信号，产生的29.56MHz信号，既然是复数输入，那DAC在插值滤波前的信号应该只有k×fs＋29.56，即29.56MHZ，91MHz等信号吧，为什么会有61.44－29.56的信号呢？
2.不知道手册哪部分有提到第一级滤波带宽及抑制程度，我用手册里面的系数导入matlab分析频谱，好像通带是0.44pi，阻带在0.6pi左右。
3. 在24MHz以内，杂散点仍然有看到，但是因为信号和杂散点是反向跑的，24M信号对应的杂散会被我外部滤波器滤掉，问题不大。

renno

I/Q信号只是表示方式而已，实际上还是两个实信号分别插值和滤波。

从你的应用看，实际上是两个完全独立的DAC通道，你的测试也是只测一个通道，这里没必要引入复数域的分析方法去分析问题。

如果你非要用复数表示，没问题，你要同样在DAC的输出以复数去分析，如果要用仪器测，只能把两路合成了再测。

实际上理想的I和Q信号在你说的那个“杂散”的位置都有一个普线，但相位不一样，合成后就没了。

建议： 不要把简单的问题复杂化，单独分析一路信号，该滤波的滤波，不该有的信号不能遗留。

renno

非常感谢renno，杂散问题很可能就是第一级滤波器问题，低端信号落入滤波器过渡带中，我们配置的滤波器应该是正常工作的，否则杂散信号应该是和有用信号幅度处于同一等级上的吧。
如果要避开这个过渡带，我想最好是将有用信号中心设置于0频上，这样可最大用上AD9779A的滤波器带宽，我们之前没用，是由于在0频这点(配置搬移模式后等效在61.44MHz）在我们的板上会有一较大杂散信号，为了远离这个杂散信号，我们就都用正频部分，导致了带宽问题。
renno能否帮忙分析下0频杂散这个问题，我们之前有认为是可能fpga内部给DAC信号存在的直流分量，但试验过在fpga不给DAC信号时，此信号仍存在。我们暂时只能把这个杂散定位在布板问题，因为对板的地做一定处理后此杂散幅度有下降，但仍高于一般底噪。
另外，我想再请教下，既然进入DAC的输入仍看成是实数输入，我们的应用确实也是要DAC的实数输出，那是否在FPGA内部没有必要产生I/Q信号，而直接将实信号给DAC即可。
谢谢了。

renno

没给DAC信号，应该理解为给DAC送0，否则，如果给DAC送一个常量，即直流，61.44泄漏是正常的。如果不是送了直流，就应该是时钟漏过去的了。

你所的设备开关状态不一样，很可能是你配置9779的时序比较临界，9779没有正确配置，可以回读配置检查；也可能是FPGA的初态不一样，给9779送了固定直流，这可能性不但，因为你已经在送信号了。

通带是0.4 x 61.44MHz = 24.576M，这个带内平坦度达到0.1db也不过分。 然后过渡带，半带滤波器的-3db点在0.5，即30.72M,所以不管你给什么信号，最大衰减也就只有3db

renno

配置比较临界要怎么理解呢？能造成这种现象的一般会跟配置的哪些方面有关系呢？

之前我们有怀疑过是不是FPGA给DAC数据没有加时序约束，导致了有可能I/Q路数据进DAC时存在I/Q的不对齐，即产生不平衡，导致的杂散信号变大，但通过前面的分析，这根信号应该是有用信号本身的镜像没有被滤波干净，而不是由于I/Q不平衡引起的啊？

通带只有24.5MHz左右，但我们之前都用了29.5MHz左右，但在24.5－－29.5M之前的波动也都只有1dB以内，而没有3dB这么大衰减啊。

renno

半带滤波器的-3db点在0.5，即30.72M,所以不管你给什么信号，最大衰减也就只有3db                                                                                                                                                                       

renno

谢谢各位，特别是renno。
因为前面讨论的杂散信号，偶尔会与有用信号同样大小的原因，我们还不是很清楚，如果大家有遇到类似问题的或者可从理论上分析的，请大家再赐教下，谢谢了。

renno

是单独测量I 路或 Q路得到的结果吗 ？

如果是，我给出一种可能的引起以上现象的情况：
输入(FPGA)如果有问题，缺失了I路或Q路数据，即I= 0 或 Q = 0
分析如下：DAC的输入应为 I+ jQ，频谱中心位置是 17.56MHz，但由于缺失了一路信号，信号频谱是
关于原点对称的，即在17.56MHz 和 -17.56MHz，相当于你输入了2载波，当然输出2个载波，现象应
如你描述。 你可以认为把 I 或 Q置 0， 复现验证上述情况。根据你的给的功率数据，I 或 Q应该固定在0.7左右。

更多可能要逐步分析。

renno

配置还没回读过，除了杂散信号幅度增到与主信号大小差不多大外，其余信号是正常的。

配置是：
Fdata 61.44MHz 内插8倍，＋fs/8 shift 模式，FPGA给DAC中心频率是17.56MHz，对应模式后DAC输出中心频率在79MHz，泄露信号中心位置仍与上面讨论的杂散信号位置一致，即在61.44＋61.44-17.56＝ 105.32MHz位置，杂散信号幅度与主信号幅度基本一致
无成 发表于 2011/4/23 8:30:00

老兄是做信号处理的还是电路设计的？感觉好像是单挑包干制

个人认为这个问题应该先从信号本身的变换过程去分析，定位可能出状况的地方在去解决
回读DAC的配置可以迅速排查是否DAC工作状态异常，是比较好做的，如果DAC工作正常，FPGA基本上就托不了干系了

renno

是单独测单路的I或Q信号。
应该不是一路为0，FPGA内部是一直I/Q数据往外发的，测DAC的部分管脚是有数据跳变的。