实用AD9779A的问题

无成

是单独测单路的I或Q信号。
应该不是一路为0，FPGA内部是一直I/Q数据往外发的，测DAC的部分管脚是有数据跳变的。

无成

呵呵，我们一组人在做，不是单干。

配置方面原来我们做的是CPU固定配置死，无法灵活配置某个寄存器或读取，现在在做可设与回读的配置改进，谢谢rennon

无成

2.不知道手册哪部分有提到第一级滤波带宽及抑制程度，我用手册里面的系数导入matlab分析频谱，好像通带是0.44pi，阻带在0.6pi左右。

把系数导入Matlab看就知道，问题一定是在第一个半带滤波器。
理论上的半带，通带和阻带是一样宽的，你说的在 0.6，就是说阻带带宽是 (1-0.6) = 0.4，通带就是 DC ~ 0.4， 0.4 ~0.6之间是过渡带

再24MHz信号，采样率 61.44MHz， 看看滤波器对 37.44的抑制是多少， 这个转换到DAC
上的实际信号测量，误差几乎为0，前提是你配置的滤波器正常工作

无成

按照你说的方案推测，你应该是在9779后面用了正交调制器，先这样假设。

调制信号 是 y =I * cosw -Q* sinw
只要I 或 Q中有直流， cosw 或 sinw 就漏出去了。这里的I 和 Q 是只加在调制器上的模拟信号，理论上等于FPGA送到DAC上的数字IQ值，但实际上总有点偏差，一个-60dBc的泄露，相当于多小的I、Q直流偏移，这是无法避免的。可以通过对DAC送预定的偏移来补偿。可以在FPGA或DAC实现，略看了9779的datasheet，9779本身就带有增益不平衡和直流补偿，你细看一下。通过补偿，吧泄漏埋到低噪以下不是问题。

GENERAL DESCRIPTION
The AD9776/AD9778/AD9779 are dual, 12-/14-/16-bit, high
dynamic range, digital-to-analog converters (DACs) that pro-
vide a sample rate of 1 GSPS, permitting multicarrier generation
up to the Nyquist frequency. They include features optimized
for direct conversion transmit applications, including complex
digital modulation, and gain and offset compensation.

你这里还没遇到增益不平衡的情况，实际上I 和 Q的输出到达调试器时幅度也不是完全相等的，
同样可以补偿，不补偿的话也会出镜像，也是可能导致你说的杂散，实际是信号。
ps. 你前文说的杂散是在DAC口测到的，这里的是在调制器后。


对于是使用IQ正交调整，还是DAC直接出中频，是系统的考虑，实际上是连个方案的对比，有很多因素，列不完。
如：
1， 正交调整可以直接调到射频，无需经过中频，射频电路简单，但有IQ不平衡、0中频调制有本振泄漏、IQ不正交等问题。
2.DAC直接出中频，对于数字实现来说相当简单，但中频带宽受到DAC采样率限制，
3. 如果纯从数字域对比IQ输出或实输出的话，主要区别是IQ信号的带宽是单路德两倍，

上面提到的1,2可以通过电路设计，达到相同的指标，唯独第三点限制，是目前两个方案选择的根本分水岭，实输出，最大可用信号带宽是 采样率的一半， 复输出能得到两倍的带宽，在实际应用中，信号带宽通常有几十兆，要么采用IQ信号，要么成倍提高采样率，提高采样率会带来成本、功耗、信号完整性等一系列问题，最大的问题是你是否买得到这么高速的DAC和ADC。

无成

哦好的，很谢谢renno                                                                                                                                                                       

无成

感谢renno的分享！                                                                                                                                                                       

无成

客气                                                                                                                                                                       

无成

在出现问题时，回读9779的寄存器看看，是否配置是否有错


有没打开DC shift ?
工作状态是什么？
Fdata， 内插倍数， 输入信号中心位置， 泄露信号中心位置， 幅度

无成

配置还没回读过，除了杂散信号幅度增到与主信号大小差不多大外，其余信号是正常的。

配置是：
Fdata 61.44MHz 内插8倍，＋fs/8 shift 模式，FPGA给DAC中心频率是17.56MHz，对应模式后DAC输出中心频率在79MHz，泄露信号中心位置仍与上面讨论的杂散信号位置一致，即在61.44＋61.44-17.56＝ 105.32MHz位置，杂散信号幅度与主信号幅度基本一致，或略高1，2dB。
比如原DAC输出－10dBm时，若杂散信号异常大时，主信号与杂散信号都会是－13dBm左右

无成

请问下ADI的各位大虾，我现在用ADI的AD6655+FPGA+AD9779A做数字方面设计，发现AD9779A输出有以下问题，请分析下，给我些解决问题的方案，谢谢：
现象：FPGA 送出29.56M数据格式为I/Q两路的单音信号分别给AD9779A的两个输入口,AD9779A内部滤波器模式选择了1/8 fdac shift的模式（等效为上搬了61.44M），结果从AD9779A的2模拟信号输出口（Q输出口）得到91M的信号（这是我想要的信号），同时在93.32Mhz处会有一个70dBc左右的的杂散信号，这个杂散信号会根据FPGA送出的数据与有用信号反向偏移，如FPGA 送出28.56M，则DAC有用信号为90M，而杂散信号为94.32M，请问下这有可能是什么引起的。
DAC的配置：参考时钟122.88MHz，输入为复数输入（即两路都配置，一路进I信号，一路进Q信号），需要的信号从I或者Q输出口直接经巴仑引出，内部做8倍内插，内部FDAC为491.52MHz，则输入至DAC的数据速率为61.44M
分析杂散频点：以现在看，杂散信号有点类似是122.88减去FPGA给DAC的频率，但杂散信号会根据DAC选择模式变化，如搬移122.88M，杂散点同样向上搬移，与有用信号的间距与前面情况一致