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继Verilog之后,System Verilog也越来越受工程师们的亲睐了,如果有Verilog和C++基础的朋友们看看这个语言参考手册也就上手了。 内容简介:System Veriog是Verilog硬件描述语言在更高的抽象层次上进行系统的建模和验证的扩展,它更适合于系统级空间和验证级空间。个人感觉,Verilog从最开始设计之初是应用于验证级,到后来渐渐转化成设计为主,到现在SV又转回到验证级了。 另附一篇关于验证方法学的pdf,这两者往往是分不开的。 附件: [ 回复后可下载 附件 ] IEEE SystemVerilog3.1a语言参... |
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