问个关于xilinx FPGA 有意思的问题

greenfan · 发表于 2013-6-3 02:41 AM

最近在研究EDK 软核，想到一个问题，能否使FPGA 中一些资源用于 软核，另一部分则用于verilog 生成的模块，我觉得是可以的，那要怎么实现呢？？

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wdzfd · 发表于 2013-6-3 04:53 AM

xilinx和altera公司提供的IP研究到最后会发现他们实际上还是黑盒子，至少我看过一些用debbusy打开往底层研究时，到一定程度就黑盒子了~~~~

coyoo · 发表于 2013-6-3 09:49 AM

所谓的软核其实也是逻辑实现的啊，所以edk生成的软核可以看成你工程设计的一部分，跟你其他的verilog模块地位是一样的啊。

coyoo · 发表于 2013-6-3 10:59 AM

软核基本上是黑盒子，外设可以自己定制以verilog源码形式加入工程.