请教关于时序收敛的问题。

lcyacp

我的设计中，片选、地址、数据同时产生，我想用片选来锁存地址和数据。这样可以保证读、写信号到来的时候能够的到稳定的地址和数据。因此，fpga内部的时钟可以顺利采到总线数据。

但是由于片选和数据、地址同时产生，只有通过调整fpga内部延时使得数据和地址在片选之前到达相应的寄存器。由此，需要一个较大的片选延迟，而在此设计中，quartus自动将片选认定为时钟信号。综合器无法完成对该片选信号的延迟控制。

请问如何才能在该片选信号中加入延迟？

zhli11

通常推荐用PLL等时钟管理单元产生相移                                                                                                                                                                       

zhli11

用寄存器打击拍！