|
有一8位的数据DataIn,经过iddr后输出8位DataOutH和DataOoutL;数据一般是正确,但有时会出现错误;不知道为什么,还望高手赐教啊。。 调用iddr原语: IDDR #( .DDR_CLK_EDGE("OPPOSITE_EDGE"), // "OPPOSITE_EDGE", "SAME_EDGE" // or "SAME_EDGE_PIPELINED" .INIT_Q1(1'b0), // Initial value of Q1: 1'b0 or 1'b1 .INIT_Q2(1'b0), // Initial value of Q2: 1'b0 or 1'b1 .SRTYPE("SYNC") // Set/Reset type: "SYNC" or "ASYNC" ) IDDR_inst7 ( .Q1(DataOutL[7]), // 1-bit output for positive edge of clock .Q2(DataOutH[7]), // 1-bit output for negative edge of clock .C(Clk), // 1-bit clock input .CE(1'b1), // 1-bit clock enable input .D(DataIn[7]), // 1-bit DDR data input .R(Reset), // 1-bit reset .S(1'b0) // 1-bit set ); DataOutH输出结果均正确,但DataOutL有时会出现 附件图片中的错误: 即:DataOutL的【0,1,2,3,6】位数据正确,但【4,5,7】位的数据会出错,多延迟了一个时钟输入。
|
本帖子中包含更多资源
您需要 登录 才可以下载或查看,没有帐号?立即注册
x
|