【语言求助】在学习verilog语言过程中遇到的疑问（二）

woshiwo2

实际的可合成的设计中是肯定不会出现像你这样的代码的。
除非在test pattern中，而且你要实现的功能也完全不需要这样这样写。
第一，如果是要对memory进行初始化，你可以在initial中一次赋值，
其次，如果你要依时钟来对memory对应位置赋值，你可以用counter计数，
在通过counter的改变触发对memory对应位置赋值。
always@(posedge clk)
begin
if(reset)
counter<=0;
else
counter<=counter +1;
end

always @(counter)
Mem[counter]=counter;

其次，拼接符号很有用。例如：
wire A[1:0];
assign A={b[0],c[0]};
在硬件上这样的拼接也确实很有用，也很经常用。

woshiwo2

当然要加的.应该加