【设计求助】如何实现这样一个简单的逻辑

kofer2000

如图所示,当输入信号在第一个上升沿的时候如何使输出为高信号，且一直保持
谢谢!
希望高手能给出VHDL 程序

mars9988

不能直接用这么：

.....

process(clk)

begin

if clk'event and clk='1' then y<='1';

end if ;

end process;

end....



我倒是有另外一个问题：

如果在N个时钟以后比如说N=5，输出来低电平，5以前输出高电平呢？

大家讨论一下呀。。

袈裟破

只需要一个D触发器就可以了

process(clk,clr)

begin

if clr='1' then

y<='0';

else if clk'event and clk='1' then

y<='1' --省略else引入锁存器

end if;

end process;

mars9988

用一个计数器来实现

alwsys @ (posedge in)

begin

cnt<=cnt+1;

if(cnt>4)//5个脉冲以后位低

out<=0;

else//5个以前为高

out<=1;

end