随着现场可编程门阵列(FPGA)已发展成为真正的可编程系统级芯片,使用这些芯片设计印制电路板(PCB线路板)的任务变得愈加复杂。要完全实现FPGA 的功能,需要对PCB 板举行经心设计。 接纳高速FPGA 进行设计时,在板开辟之前和开发期间对若干设计问题进行思量是十分重要的。由于I/O 的信号的快速切换会导致噪声产生、信号反射、串扰、EMI 问题,所以设计时必须注意: (一)电源过滤和分布 滤除由供电源处产生的低频(<1kHz)噪声,发起就近供电源入口处放置100uF 的电解电容;若使用电压调解器,直接放置电容到最终给器件供电的Vcc 处。电容不经滤除供电源产生的低频噪声,而且也能为许多输出切换同时发生时提供额外的电流。 另一种滤除供电源噪声的方法是串入一个铁氧体磁珠,并就近磁珠放置一个10uf~100uF 的旁路电容。一个公道的终端、结构、滤波的设计不需要磁珠,使用一个0 欧姆的电阻取代即可。 为了滤除器件中的高频噪声,建议就近Vcc 和GND 放置退耦电容。 电源分布也会影响系统噪声。总线分布的电源和电源面(独立电源层)都会散布电源到PCB 中。通常两层板的电源采用总线分布式,PCB 的密度限制了走线宽度,电源总线有DC 阻抗,总线上最后的元件吸收到Vcc 大概会被削减了最多0.5V。因此,建议使用独立的电源层流传电源,可以有效低沉DC阻抗。 关于模拟电源和数字电源,如果无法做到使用独立的层,那么应该进行电源平面的切割。图2{京电港论坛} 就是PLL 电源供电隔离的例子。 减少电源分布产生的系统噪声: (二)传输线和信号走线 微波传输线和带状传输线的走线如下: (三)时钟信号布线 (四)差分信号走线 (五)阻抗匹配和终端设计 并行方式许多,下面先容常用的串行匹配方式。串行匹配电阻主要是为了削弱次级反射。履历值推荐为33 欧姆。比方昨们常在时钟信号的走线上串入一个33 欧姆的电阻。 (六)串扰 下图是并行走线的长度与串扰程度的关系。 为了有效减低并行走线间的串扰,必须保证两个并行走线的信号的中心距离大于4 倍的走线宽度,如下图。 别的,如果它们之间的走线距离无法得到保证,那么拉近地面与并行走线信号间的距离也可以有效削弱串扰的影响。下面是不同的地平面与信号间的距离对信号串扰的影响程度。 (七)EMI 问题和调试 调试和测试复杂的高速PCB 设计已越来越困难,因为某些传统的板调试方法, 好比测试探针和“ 针床式(Bed-of-nails)”测试仪,可能不适用于这些设计。这种新型的高速设计可以利用具有系统内编程功能的JTAG 测试工具和FPGA 可能带有的内建自测试功能。设计人员应该使用相同的指导方针来设置JTAG 测试时钟输入(TCK)信号作为系统时钟。此外,把一个器件的测试数据输出和另一个器件的测试数据输入之间的JTAG 扫描链线迹长度减至最短也是相当重要的。 上述几点联合起来就可以实现一个具有稳定的可制造性的可靠设计。所有这些因素的仔细考量,加上正确的仿真和分析,就可以把电路板原型中发生意外的可能性降至最小,并将有助于减轻电路板开发项目的压力。 技能资料出处:网络整理 |