verilog分模块，其中一个子模块有一千个端口，如何后仿...

alphifly

verilog设计FPGA项目，按模块设计，子模块由一个是总线功能模块，就是根据输入数据和输入的不同地址，选择到不同的寄存器中，共有100多个寄存器，乘上寄存器的位数，寄存器共有一千多位。因为这些寄存器是要给其他模块连接使用的，所以把这个寄存器声明在模块的端口上，那么端口数有一千多个，如果模块单独后仿真，哪有这么多引脚的器件与之对应呀？
各位大侠都是如何处理这种情况的？

alphifly

要和几个模块连接，要是只和一个就两个模块和为一个，要是和很多，就看看能不能再拆分                                                                                                                                                                       

waljj

因为这个总线模块是根据地址的不同，把数据MUX到不同的寄存器上，如果再分模块，不知综合后的MUX是在一个MUX上，还是多个并行的？