请问是用PLL锁相环频率合成器好还是DDS更好

godjohsn · 发表于 2015-12-29 11:02 AM

要做一个68.7456MHz的频率源，参考源是10MHz的TCXO
本来打算用ADF4360系列的PLL做的。可是要生成的频率小数点太多，精确生成频率有些困难
如果用AD9854系列的DDS如何呢？

PLL和DDS两种方案各有何优缺点？
各自适用于什么场合呢？
谢谢！

ADI_wei · 发表于 2015-12-30 02:11 AM

您好！您要做68.7456MHz频率源，参考源为10MHz，用PLL实现是不推荐的，因为所需频点小数位数太多导致鉴相频率太小，为百Hz级，这样会造成相位噪声和杂散性能很差，因为环路滤波器无法滤除鉴相杂散。可考虑用DDS实现，DDS的频率精度是亚Hz级。您如果仅想实现单点频输出，AD9854不是最合适的，因为功耗较大。您可选择AD9910，AD9951，AD9952，AD9953, AD9954, AD9956等。PLL和DDS各有优缺点：PLL很高频点的输出，DDS输出频率受最高采样率限制，现在最高为1GSPS；PLL输出频率相对于参考没有误差，而DDS会有亚Hz的误差；DDS除了输出点频，还可有扫频、FSK、Chirp等功能。

zhaoxidong · 发表于 2015-12-30 10:38 AM

您好！您要做68.7456MHz频率源，参考源为10MHz，用PLL实现是不推荐的，因为所需频点小数位太多导致鉴相频率太小，为百Hz级，这样会造成相位噪声和杂散性能很差，因为环路滤波器无法滤除鉴相杂散。可考虑用DDS实现，DDS的频率精度是亚Hz级。您如果仅想实现单点频输出，AD9854不是最合适的，因为功耗较大。您可选择AD9910，AD9951，AD9952，AD9953, AD9954, AD9956等。 PLL和DDS各有优缺点：PLL可输出很高频点，可到十几GHz甚至几十GHz，DDS输出频率受最高采样率限制，现在最高为1GSPS；PLL输出频率相对于参考没有误差，而DDS会有亚Hz的误差； DDS除了输出点频，还可实现扫频、FSK、Chirp等功能。

godjohsn · 发表于 2015-12-31 11:43 AM

以下是引用ADI_wei在2011-12-30 上午11:30的发言

主题：您好！您要做68.7456MHz频率源，参考源为10MHz，用PLL实现是不推荐的，因为所需频点小数位数太多导致鉴相频率太小，为百Hz级，这样会造成相位噪声和杂散性能很差，因为环路滤波器无法滤除鉴相杂散。可考虑用DDS实现，DDS的频率精度是亚Hz级。您如果仅想实现单点频输出，AD9854不是最合适的，因为功耗较大。您可选择AD9910，AD9951，AD9952，AD9953, AD9954,...

谢谢！ADF4360是整数分频的芯片，请问用小数分频芯片效果如何呢？

godjohsn · 发表于 2015-1-9 02:20 AM

用adf4350可以直接出137.5 MHz to 4400 MHz，68.7456MHz需要外接一个分配器；用adf4158之类的话需要外接vco。如果只是出点频的话感觉都比dds的方案简单，指标会好。68.7456MHz离70MHz整数频点差1.2544MHz,加上分配器的话应该是2.5088MHz，感觉杂散应该没问题。

ADI_wei · 发表于 2015-1-9 03:11 AM

您好！ADF4350有低相噪模式和低杂散模式，二者不可兼得。“需要外接一个分配器”您指的是分频器。

ADI_wei · 发表于 2015-1-9 05:10 AM

ADF4351单颗芯片可以支持68.7456MHz输出，10MHz参考。设置为：MOD=3125，FRAC=2733，INT=6，REF=10MHZ相噪通过ADISIMPLL仿真可以做到<-90dBc@1kHz

ADI_wei · 发表于 2015-1-9 07:28 AM

以下是引用ray.sun.kai@gmail.com在2011-12-31 上午11:43的发言

主题：ADF4351单颗芯片可以支持68.7456MHz输出，10MHz参考。设置为：MOD=3125，FRAC=2733，INT=6，REF=10MHZ 相噪通过ADISIMPLL仿真可以做到<-90dBc@1kHz

你好，能帮我看看这个问题么：/bbsdata/moniqijian/noywjmslksl24663.HTM为什么ADISIM的仿真结果跟芯片手册上的公式计算的不一样呢？

ADI_wei · 发表于 2015-1-9 09:14 AM

您好！该链接的问题已有回答

请问是用PLL锁相环频率合成器好还是DDS更好

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