各大公司电子类招聘题目精选大全
模拟电路
1、基尔霍夫定理的内容是什么？（仕兰微电子）
基尔霍夫定理包括两部分，即节点电流方程和回路电压方程。
节点电流方程在电流稳恒的条件下，流向节点的各电流的和等于流出节点的各电流的和。也就是说通过节点处的各电流的代数和等于零，即∑I=O。
回路电压方程：在任一闭合电路中，电动势的代数和必定等于各段电阻上的电压降的总和，所以在电路中从任一点出发，顺沿任一个回路绕行一圈，其电势变化的代数和等于零，即∑E-∑IR=0
2、平板电容公式。（未知）
(C=εS/4πkd)
3、最基本的如三极管曲线特性。（未知）
三极管外部各极电压和电流的关系曲线，称为三极管的特性曲线
a.输入特性曲线
当半导体三极管的集电极与发射极之间的电压VCE为某一固定值时，基极电压VBE与基极电流IB间的关系曲线称为半导体三极管的特性曲线，即
4、描述反馈电路的概念，列举他们的应用。（仕兰微电子）
将放大器的输出信号（电压或电流）送入一个称为反馈网络的附加电路后在放大器的输入端产生反馈信号，该信号与原来的输入信号共同控制放大器的输入。
负反馈电路影响：降低增益，提高增益的稳定性，减小非线性失真，增加通频带，改变了放大器的输入电阻Ri和输出电阻Ro
对输入电阻ri的影响：串联负反馈使输入电阻增加，并联负反馈使输入电阻减小（串联、并联指输入端的连接方式）。
对输出电阻ro的影响：电压负反馈使输出电阻减小，电流负反馈使输出电阻增加（电压、电流指反馈网络取的输出的电压、电流）。
5、负反馈种类
电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈）；
6、放大电路的频率补偿的目的是什么，有哪些方法？（仕兰微电子）
放大电路对不同频率的放大倍数是不相同的，频率补偿目的就是减小时钟和相位差，使输入输出频率同步，常采用锁相环。
7、频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法。
频率响应：放大器的输出信号的幅度和相位随输入信号频率的变化。通频带内无频率失真即为稳定。采用负反馈可改善频响曲线。
8、给出一个差分运放，如何相位补偿，并画补偿后的波特图。（凹凸）
一般对于两级或者多级的运放才需要补偿。一般采用密勒补偿和两级的双端输入单端输出的运放，都可以采用密勒补偿，在第二级（输出级）进行补。例如两级的全差分运放偿。区别在于：对于全差分运放，两个输出级都要进行补偿，而对于单端输出的两级运放，只要一个密勒补偿。
9、基本放大电路种类（电压放大器，电流放大器，互导放大器和互阻放大器），优缺点，特别是广泛采用差分结构的原因）。（未知）
放大电路种类：（1）电压放大器：输入信号很小，要求获得不失真的较大的输出压，也称小信号放大器；（2）功率放大器：输入信号较大，要求放大器输出足够的功率，也称大信号放大器。
差分电路是具有这样一种功能的电路。该电路的输入端是两个信号的输入，这两个信号的差值，为电路有效输入信号，电路的输出是对这两个输入信号之差的放大。设想这样一种情景，如果存在干扰信号，会对两个输入信号产生相同的干扰，通过二者之差，干扰信号的有效输入为零，这就达到了抗共模干扰的目的。
10、给出一差分电路，告诉其输出电压Y+和Y-,求共模分量和差模分量。（未知）
Vic=
(Y1+Y2)/2, Vid= Y1-Y2
Y1=
Vic+ Vid/2
Y2= Vic-
Vid/2
11、画差放的两个输入管。（凹凸）
12、画出由运放构成加法、减法、微分、积分运算的电路原理图。并画出一个晶体管级的运放电路。（仕兰微电子）
13、用运算放大器组成一个10倍的放大器。（未知）
14、给出一个简单电路，让你分析输出电压的特性（就是个积分电路），并求输出端某点的 rise/fall时间。(Infineon笔试试题)
15、电阻R和电容C串联，输入电压为R和C之间的电压，输出电压分别为C上电压和R上电压，要求制这两种电路输入电压的频谱，判断这两种电路何为高通滤波器，何为低通滤波器。当RC<时，给出输入电压波形图，绘制两种电路的输出波形图。（未知）
16、有源滤波器和无源滤波器的原理及区别?（新太硬件）
滤波器是一种频率选择的电路，允许一定范围内的频率通过，对不需要的频率进行抑制。可分为低通、高通、带阻、带通、全通等。有源滤波器是指用晶体管或运放构成的包含放大和反馈的滤波器，Q比较高；无源滤波器是指用电阻/电感/电容等无源元件构成的滤波器。
17、有一时域信号S=V0sin(2pif0t)+V1cos(2pif1t)+V2sin(2pif3t+90),当其通过低通、带通、高通滤波器后的信号表示方式。（未知）
18、选择电阻时要考虑什么？（东信笔试题）
电阻值、耐压值、功率、电阻的大小（外形尺寸）、允许通过的最大电流等。
19、在CMOS电路中，要有一个单管作为开关管精确传递模拟低电平，这个单管你会用P管还是N管，为什么？（仕兰微电子）
用N管。
N管传递低电平，P管传递高电平。
N管的阈值电压为正，P管的阈值电压为负。
在N管栅极加VDD,在漏极加VDD，那么源级的输出电压范围为0倒VDD-Vth，因为N管的导通条件是Vgs>Vth，当输出到达VDD-Vth时管子已经关断了。所以当栅压为VDD时，源级的最高输出电压只能为VDD-Vth。这叫阈值损失。N管的输出要比栅压损失一个阈值电压。因此不宜用N管传输高电平。
P管的输出也会比栅压损失一个阈值。同理栅亚为O时，P管源级的输出电压范围为VDD倒｜Vth｜。因此不宜用P管传递低电平。
20、给出多个mos管组成的电路求5个点的电压。(Infineon笔试试题)
21、电压源、电流源是集成电路中经常用到的模块，请画出你知道的线路结构，简单描述其优缺点。（仕兰微电子）
22、画电流偏置的产生电路，并解释。（凹凸）
23、史密斯特电路,求回差电压。（华为面试题）
史密斯特触发器非门，当输入由低到高变化（输出由高到低）的门限电压为VT+，当输入由高到低变化（输出由低高低）的门限电压为VT-，VT+ >VT-，而一般门VT+ =VT-，史密斯特触发器输入比普通门输入具有更好的噪声抑制性。回差电压=VT+ -VT-
24、晶体振荡器,好像是给出振荡频率让你求周期(应该是单片机的,12分之一周期....) （华为面试题）
T=1/f
26、VCO是什么,什么参数(压控振荡器?) （华为面试题）
27、锁相环有哪几部分组成？（仕兰微电子）
锁相，顾名思义，就是将相位锁住，把频率锁定在一个固定值上。锁相环，就是将相位锁定回路。锁相环由相位检测器 PD + 分频器 + 回路滤波器 + 压控振荡器 VCO，等组成。
锁相环的工作原理：
1、压控振荡器的输出经过采集并分频；
2、和基准信号同时输入鉴相器；
3、鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压；
4、控制VCO，使它的频率改变；
5、这样经过一个很短的时间，VCO 的输出就会稳定于某一期望值。
28、锁相环电路组成，振荡器（比如用D触发器如何搭）。（未知）
29、求锁相环的输出频率，给了一个锁相环的结构图。（未知）
30、如果公司做高频电子的，可能还要RF知识，调频，鉴频鉴相之类，不一一列举。
31、一电源和一段传输线相连（长度为L,传输时间为T），画出终端处波形，考虑传输线 无损耗。给出电源电压波形图，要求绘制终端波形图。（未知）
32、微波电路的匹配电阻。（未知）
33、DAC和ADC的实现各有哪些方法？（仕兰微电子）
ADC:分为采样、量化、编码三个步骤，有逐次逼近式，并行式，子区式。
DAC：电流加权型、电阻加权型、电流电阻加权型
34、A/D电路组成、工作原理。（未知）
35、实际工作所需要的一些技术知识(面试容易问到)。如电路的低功耗，稳定，高速如何做到，调运放，布版图注意的地方等等,一般会针对简历上你所写做过的东西具体问，肯定会问得很细（所以别把什么都写上，精通之类的词也别用太多了），这个东西各个人就不一样了，不好说什么了。（未知）
数字电路
1、同步电路和异步电路的区别是什么？（仕兰微电子）
异步电路:
电路核心逻辑有用组合电路实现
异步时序电路的最大缺点是容易产生毛刺。
不利于器件移植
不利于静态时序分析（STA）、验证设计时序性能。
同步时序电路:
电路核心逻辑是用各种触发器实现
电路主要信号、输出信号等都是在某个时钟沿驱动触发器产生的
同步时序电路可以很好的避免毛刺
利于器件移植
利于静态时序分析（STA）、验证设计时序性能。
2、什么是同步逻辑和异步逻辑？（汉王笔试）
同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。
3、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试）
线与逻辑，即两个输出端（包括两个以上）直接互连就可以实现“AND”的逻辑功能。在总线传输等实际应用中需要多个门的输出端并联连接使用，而一般TTL门输出端并不能直接并接使用，否则这些门的输出管之间由于低阻抗形成很大的短路电流（灌电流），而烧坏器件。在硬件上，可用OC门或三态门（ST门）来实现。 用OC门实现线与，应同时在输出端口应加一个上拉电阻。
三态门（ST门）主要用在应用于多个门输出共享数据总线，为避免多个门输出同时占用数据总线，这些门的使能信号（EN）中只允许有一个为有效电平（如高电平），由于三态门的输出是推拉式的低阻输出，且不需接上拉（负载）电阻，所以开关速度比OC门快，常用三态门作为输出缓冲器。
4、什么是Setup 和Holdup时间？（汉王笔试）
建立时间(ｔｓｕ)是指在触发器的时钟上升沿到来以前，数据稳定不变的时间。如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间(ｔｈ)是指在触发器的时钟上升沿到来以后，数据稳定不变的时间。如果保持时间不够，数据同样不能被打入触发器。数据稳定传输必须满足建立时间和保持时间的要求，否则电路就会出现逻辑错误。
5、setup和holdup时间,区别.（南山之桥）
6、解释setup time和hold time的定义和在时钟信号延迟时的变化。（未知）
7、解释setup和hold time violation，画图说明，并说明解决办法。（威盛VIA 试题）
Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发
器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。 保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果hold time 不够，数据同样不能被打入触发器。
建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信 号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现 metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时
间，那么超过量就分别被称为建立时间裕量和保持时间裕量。
8、时钟周期为T,触发器D1的寄存器到输出时间最大为T1max，最小为T1min。组合逻辑电路最大延迟为T2max,最小为T2min。问，触发器D2的建立时间T3和保持时间应满足什么条件。
T3setup>T+T2max,T3hold>T1min+T2min
9、什么是竞争与冒险现象？怎样判断？如何消除？（汉王笔试）
在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。
10、你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？（汉王笔试）
常用逻辑电平：12V，5V，3.3V；TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。
11、如何解决亚稳态。（飞利浦－大唐笔试）
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。
解决方法：
1 降低系统时钟
2 用反应更快的FF
3 引入同步机制，防止亚稳态传播
4 改善时钟质量，用边沿变化快速的时钟信号
12、IC设计中同步复位与异步复位的区别。（南山之桥）
同步复位在时钟沿采复位信号，完成复位动作。异步复位不管时钟，只要复位信号满足条件，就完成复位动作。异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。
13、MOORE 与 MEELEY状态机的特征。（南山之桥）
若时序电路中，输出仅仅由该电路的状态唯一地决定，而与外输入无关，或者该电路就没有外输入，这样的电路称为MOORE型时序电路，若输出不仅与本身状态有关，也与其外输入的状况有关，这样的电路为MEELEY型时序电路。
14、多时域设计中,如何处理信号跨时域。（南山之桥）
情况比较多，如果简单回答的话就是：跨时域的信号要经过同步器同步，防止亚稳态传播。例如：时钟域1中的一个信号，要送到时钟域2，那么在这个信号送到时钟域2之前，要先经过时钟域2的同步器同步后，才能进入时钟域2。这个同步器就是两级d触发器，其时钟为时钟域2的时钟。这样做是怕时钟域1中的这个信号，可能不满足时钟域2中触发器的建立保持时间，而产生亚稳态，因为它们之间没有必然关系，是异步的。这样做只能防止亚稳态传播，但不能保证采进来的数据的正确性。所以通常只同步很少位数的信号。比如控制信号，或地址。当同步的是地址时，一般该地址应采用格雷码，因为格雷码每次只变一位，相当于每次只有一个同步器在起作用，这样可以降低出错概率，象异步FIFO的设计中，比较读写地址的大小时，就是用这种方法。
如果两个时钟域之间传送大量的数据，可以用异步FIFO来解决问题
15、给了reg的setup,hold时间，求中间组合逻辑的delay范围。（飞利浦－大唐笔试）
Delay < period - setup – hold
16、时钟周期为T,触发器D1的建立时间最大为T1max，最小为T1min，该触发器的数据输出延时为Tco。。组合逻辑电路最大延迟为T2max,最小为T2min。问，触发器D2的建立时间T3和保持时间T4应满足什么条件。（华为）
1) D1的Tco
+ max数据链路延时 + D2的Tsetup < T（即T3 < T - Tco - T2max）
2) D1的Tco
+ min数据链路延时 > D2的Thold（即T4< Tco + T2min）
17、给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决 定最大时钟的因素，同时给出表达式。（威盛VIA 2003.11.06 上海笔试试题）
T+Tclkdealy>Tsetup+Tco+Tdelay;
Thold>Tclkdelay+Tco+Tdelay;
18、说说静态、动态时序模拟的优缺点。（威盛VIA 2003.11.06 上海笔试试题）
静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。
动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题；
19、一个四级的Mux,其中第二级信号为关键信号 如何改善timing。（威盛VIA 试题）
关键：将第二级信号放到最后输出一级输出，同时注意修改片选信号，保证其优先级未被修改。
20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入， 使得输出依赖于关键路径。（未知）
关键路径就是指那些延迟大于相应周期时间的路径，消除关键路径的延迟要从消减路径中的各部分延迟入手。......采用了这样的约束之后，关键路径通常都能被消除了。
21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优点），全加器等等。（未知）
22、卡诺图写出逻辑表达式。（威盛VIA 2003.11.06 上海笔试试题）
23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛）
AC + B +  D
24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威盛笔试题circuit design-beijing-03.11.09）
25、To design a CMOS invertor with balance rise and fall time,please define
the ration of channel width of PMOS and NMOS and explain?
26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？（仕兰微电子）
和载流子有关，P管是空穴导电，N管电子导电，电子的迁移率大于空穴，同样的电场下，N管的电流大于P管，因此要增大P管的宽长比，使之对称，这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等
27、用mos管搭出一个二输入与非门。（扬智电子笔试）
书P63
28please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay
time)。（威盛笔试题circuit design-beijing-03.11.09）
29、画出NOT,NAND,NOR的符号，真值表，还有transistor level的电路。（Infineon笔试）
30、画出CMOS的图，画出tow-to-one mux gate。（威盛VIA 试题）
31、用一个二选一mux和一个inv实现异或。（飞利浦－大唐笔试）
异或的相反就是同或
同或：Y=AD+A\'D\',
而：MUX中：Y=AC+A\'B
所以：C=D,B=D\'，也就是说MUX的输入D0接D\',D1端接D，选择端接A，A=1时，选择D1端，A=0时，选择D0端
如果要选择器直接做成异或的话，就要MUX的输入D0接D,D1端接D\'，选择端接A
32、画出Y=A*B+C的cmos电路图。（科广试题）
先现将表达式变形，尽量用非门，与非门表示
Y= = ,2个与非门和1个非门构成。
33、用逻辑们和cmos电路实现ab+cd。（飞利浦－大唐笔试）
先变形表达式ab+cd= ，3个与非门构成
34、画出CMOS电路的晶体管级电路图，实现Y=A*B+C(D+E)。（仕兰微电子）
先变形表达式Y=A*B+C(D+E)= 
35、利用4选1实现F(x,y,z)=xz+yz’。（未知）
调整表达式为F(x,z,y)=xz+yz’,根据表达式，画出卡若图，再化简为文字卡若图去掉z,由文字卡若图有：选择器的地址控制输入为x,y,数据输入D0-D4分别为0，z’,z,1。
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xzy
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0
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1
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00
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0
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1
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01
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0
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0
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1
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10
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0
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1
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36、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现（实际上就是化简）。
37、给出一个简单的由多个NOT,NAND,NOR组成的原理图，根据输入波形画出各点波形。
（Infineon笔试）
38、为了实现逻辑（A XOR B）OR （C AND D），请选用以下逻辑中的一种，并说明什么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR （未知）
NAND
39、用与非门等设计全加法器。（华为）
画真值表，再画卡若图，化简卡若图，得出逻辑表达式
40、给出两个门电路让你分析异同。（华为）
41、用简单电路实现，当A为输入时，输出B波形为…（仕兰微电子）
42、A,B,C,D,E进行投票，多数服从少数，输出是F（也就是如果A,B,C,D,E中1的个数比0 多，那么F输出为1，否则F为0），用与非门实现，输入数目没有限制。（未知）
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ABCDE
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000
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001
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011
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010
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110
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111
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101
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100
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00
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0
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0
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0
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0
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0
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01
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0
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化简卡若图得F=
43、用波形表示D触发器的功能。（扬智电子笔试）
44、用传输门和倒向器搭一个边沿触发器。（扬智电子笔试）
45、用逻辑们画出D触发器。（威盛VIA 2003.11.06 上海笔试试题）
书276
46、画出DFF的结构图,用verilog实现之。（威盛）
47、画出一种CMOS的D锁存器的电路图和版图。（未知）
48、D触发器和D锁存器的区别。（新太硬件面试）
49、简述latch和filp-flop的异同。（未知）
50、LATCH和DFF的概念和区别。（未知）
51、latch(锁存器)与register的区别,为什么现在多用register.行为级描述中latch如何产生的。（南山之桥）
latch是电平触发，register是边沿触发，register在同一时钟边沿触发下动作，符合同步电路的设计思想，而latch则属于异步电路设计，往往会导致时序分析困难，不适当的应用latch则会大量浪费芯片资源。
52、用D触发器做个二分频电路.又问什么是状态图。（华为）
53、请画出用D触发器实现2倍分频的逻辑电路？（汉王笔试）
54、怎样用D触发器、与或非门组成二分频电路？（东信笔试）
55、How many flip-flop circuits are needed to divide by 16? (Intel) 16分频？
Four DFF
56、用filp-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出 carryout和next-stage. （未知）
57、用D触发器做个4进制的计数。（华为）
58、实现N位Johnson Counter,N=5。（南山之桥）
59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器，15进制的呢？（仕兰微电子）
60、数字电路设计当然必问Verilog/VHDL，如设计计数器。（未知）
61、BLOCKING NONBLOCKING 赋值的区别。（南山之桥）
非阻塞赋值：块内的赋值语句同时赋值，一般用在时序电路描述中
62、写异步D触发器的verilog module。（扬智电子笔试）
module dff8(clk , reset, d, q);
input clk;
input reset;
input [7:0] d;
output [7:0] q;
reg [7:0] q;
always @ (posedge clk or posedge reset)
if(reset)
q <= 0;
else
q <= d;
endmodule
63、用D触发器实现2倍分频的Verilog描述？ （汉王笔试）
module divide2( clk , clk_o, reset);
input clk , reset;
output clk_o;
wire in;
reg out ;
always @ ( posedge clk or posedge reset)
if ( reset)
out <= 0;
else
out <= in;
assign in = ~out;
assign clk_o = out;
endmodule
64、可编程逻辑器件在现代电子设计中越来越重要，请问：a) 你所知道的可编程逻辑器
件有哪些？ b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。（汉王笔试）
PAL，PLD，CPLD，FPGA。
module dff8(clk , reset, d, q);
input clk;
input reset;
input d;
output q;
reg q;
always @ (posedge clk or posedge reset)
if(reset)
q <= 0;
else
q <= d;
endmodule
65、请用HDL描述四位的全加法器、5分频电路。（仕兰微电子）
1位的加法器:
Library ieee;
Use ieee.std_logic_1164.all;
Use ieee.std_logic_arith.all;
Use ieee.std_logic_unsigned.all;
Entity add_1b is
Port(
a: in std_logic;
b : in std_logic;
c_in : in std_logic;
s : out std_logic;
c_out : out std_logic);
End add_1b;
Architecture behave of add_1b is
variable data_temp : std_logic_vector(1 downto 0);
Begin
data_temp :=a+b+c;
Case data_temp is
When “01”=>
S<=’1’;
C<=’0’;
When “10”=>
S<=’0’;
C<=’1’;
When “11”=>
S<=’1’;
C<=’1’;
When others=>
S<=’0’;
C<=’0’;
End case;
End behave;
4位的加法器:
Library ieee;
Use ieee.std_logic_1164.all;
Use ieee.std_logic_arith.all;
Use ieee.std_logic_unsigned.all;
Entity add_4b is
Port(
a4: in std_logic_vector(3
downto 0);
| 
有了这些物件库存更简洁方便！
汽车元件对其它工业又多重要？
你可知道伺服马达今年150岁啦！
LED灯丝灯如何选择驱动电源？
发表于 2014-6-18 02:57 PM
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